Arteris IP: Implementing Low-Power AI SoCs Using NoC Interconnect Technology

Автор: The Linley Group

Загружено: 2020-05-07

Просмотров: 4483

Описание: Presented by Matthew Mangan, Applications Engineer, Arteris IP.
As AI / ML processing systems have become more complex with the growing number and complexity of hardware accelerators, it has become increasingly difficult to optimize for both performance and power consumption. Resolving this conundrum is especially important for edge computing and automotive systems. This presentation describes lessons learned using network-on-chip (NoC) technology to implement AI processing SoCs that meet explosive bandwidth and tight latency requirements while meeting stringent power consumption needs.

The Linley Spring Processor Conference featured technical presentations on AI acceleration, targeting edge, automotive, IoT, and data center. Also covered were new CPU architectures, networking, security, SoC design, and other processor-related topics.

Proceedings from the event are available for download. https://linleygroup.com/events/procee...

Не удается загрузить Youtube-плеер. Проверьте блокировку Youtube в вашей сети.
Повторяем попытку...

Arteris IP: Implementing Low-Power AI SoCs Using NoC Interconnect Technology

Доступные форматы для скачивания:

Скачать видео

Информация по загрузке:

Скачать аудио

Похожие видео

Flex Logix: Performance Estimation and Benchmarks for Real-World Edge Inference Applications

Flex Logix: Performance Estimation and Benchmarks for Real-World Edge Inference Applications

Arteris IP: A Flexible Multiprotocol Cache Coherent Network-on-Chip (NoC) for Heterogeneous SoCs

Arteris IP: A Flexible Multiprotocol Cache Coherent Network-on-Chip (NoC) for Heterogeneous SoCs

Innatera: Ultra-Low-Power Pattern Recognition with Spiking Neural Networks

Innatera: Ultra-Low-Power Pattern Recognition with Spiking Neural Networks

SiFive: “Vectors are History”: 30 Years Later

SiFive: “Vectors are History”: 30 Years Later

Computer Architecture - Lecture 23: On-Chip Networks (ETH Zürich, Fall 2020)

Computer Architecture - Lecture 23: On-Chip Networks (ETH Zürich, Fall 2020)

Музыка для работы за компьютером | Фоновая музыка для концентрации и продуктивности

Музыка для работы за компьютером | Фоновая музыка для концентрации и продуктивности

China’s Next AI Shock Is Hardware

China’s Next AI Shock Is Hardware

КАК УСТРОЕН TCP/IP?

КАК УСТРОЕН TCP/IP?

Synopsys: Meeting Increasing Processor Performance Requirements in High-End Embedded Applications

Synopsys: Meeting Increasing Processor Performance Requirements in High-End Embedded Applications

On-Chip Interconnect: Demanding Challenges for Complex SoCs

On-Chip Interconnect: Demanding Challenges for Complex SoCs

Визуализация внимания, сердце трансформера | Глава 6, Глубокое обучение

Визуализация внимания, сердце трансформера | Глава 6, Глубокое обучение

Электроконнект: как сделать печатные платы дешевле Китая?

Электроконнект: как сделать печатные платы дешевле Китая?

Network on Chip (NoC) with FPGAs|Part 1|Introduction

Network on Chip (NoC) with FPGAs|Part 1|Introduction

Design for Highly Flexible and Energy-Efficient Deep Neural Network Accelerators [Yu-Hsin Chen]

Design for Highly Flexible and Energy-Efficient Deep Neural Network Accelerators [Yu-Hsin Chen]

Kubernetes — Простым Языком на Понятном Примере

Kubernetes — Простым Языком на Понятном Примере

Понимание GD&T

LLM и GPT - как работают большие языковые модели? Визуальное введение в трансформеры

LLM и GPT - как работают большие языковые модели? Визуальное введение в трансформеры

Movellus: An Intelligent Clock Distribution Network for AI and Heterogenous SOCs

Movellus: An Intelligent Clock Distribution Network for AI and Heterogenous SOCs

Самая сложная модель из тех, что мы реально понимаем

Самая сложная модель из тех, что мы реально понимаем

Возможно ли создать компьютеры с техпроцессом меньше 1 нм

Возможно ли создать компьютеры с техпроцессом меньше 1 нм