TileLink: A Free And Open Source, High Performance Scalable Cache Coherent Fabric Designed...

RISC V Vector Extension Proposal

BASE ISA

Threads Explained under 5 minutes (with examples in Python)

BOOM v2: An Open Source Out Of Order RISC V Core

ASPLOS Keynote: The Golden Age of Compiler Design in an Era of HW/SW Co-design by Dr. Chris Lattner

Линус Торвальдс: RISC-V повторяет ошибки своих предшественников

Как сжимаются изображения? [46 МБ ↘↘ 4,07 МБ] JPEG в деталях

The Genius of RISC-V Microprocessors - Erik Engheim - ACCU 2022

Privileged ISA

«Chipyard: платформа проектирования SoC RISC-V с открытым исходным кодом» - Авраам Гонсалес (Latc...

«Мы на дне уже»? Что ждет Россию в 2026 | Наталья Зубаревич о серьезных проблемах экономики и людей

Новое инженерное решение - неограниченный контекст и предсказуемые рассуждения - Recursive LM.

LMARV-1: A RISC-V processor you can see. Part 1: 32-bit registers.

MS-DOS — открытый исходный код! Мы его создаём и запускаем!

Для Чего РЕАЛЬНО Нужен был ГОРБ Boeing 747?

MeganWachs - Keynote RISC-V and FPGAs: Open Source Hardware Hacking

Developing with FreeRTOS and RISC V

Программирование на ассемблере без операционной системы

David Patterson - A New Golden Age for Computer Architecture: History, Challenges and Opportunities

Arteris IP: A Flexible Multiprotocol Cache Coherent Network-on-Chip (NoC) for Heterogeneous SoCs