[數位IC設計面試] Latch, Flip-Flop, SetupHold time 教你如何面試上一線數位IC公司 I | 財經村長
Автор: 財經村長
Загружено: 2026-01-15
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[數位IC設計面試] Latch, Flip-Flop, SetupHold time 教你如何面試上一線數位IC公司 I | 財經村長
01:32 內容導覽
02:15 Latch跟Flip-Flop的差異
02:49 Latch詳解
05:28 Latch verilog code
07:18 Flip-Flop 詳解 (由latch構成)
08:35 Flip-Flop verilog code
09:25 Flip-Flop 內的訊號傳遞
10:23 Latch & Flip-Flop verilog code 比較
10:46 波型圖解讀
11:55 Setup Time跟Hold time的定義跟重要性
14:25 Clock skew 介紹
17:04 Setup Time 詳解
17:58 Setup Time Violation 解法I 降頻
18:29 Setup Time Violation 解法II 切pipeline
20:18 Setup Time Violation 解法III 改結構, 改cell
23:51 Setup Time Violation 解法IV 從clock skew下手
24:55 Setup Time Violation 解法IV 算法優化
25:43 Setup Time Violation 解法IV 擺放繞線解
26:52 Hold Time 詳解
29:26 Hold Time Violation 解法I 插buffer
29:54 Hold Time 案例詳解
32:55 Hold Time Violation 解法II negative clock skew
33:46 Hold Time Violation 解法III Lock-up Latch
34:42 面試考題: 看圖解釋 Setup Time 跟 Hold time
34:49 Timing 公式詳細解釋
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