Verilog практический курс с HDLBits! Узнал как объявлять и делить вектора! 2023 12 02

Описание: Тема на KONTAKTS http://kontakts.ru/showthread.php/40673
===
Telega https://t.me/fpga_cpld
===
Видео по теме Verilog практический курс
===
01. Узнал про HDLBits - on-line курс по изучению и тестированию схем на Verilog 2023 11 17 01 11 17    • Узнал про HDLBits -  on-line курс по изуче...  
02. Verilog практический курс с HDLBits! 2023 11 20 19 27 08    • Verilog практический курс с HDLBits! Сдела...  
03. Verilog практический курс с HDLBits! Узнал что управлять я могу только выходами! 2023 11 22    • Verilog практический курс с HDLBits! Узнал...  
04. Verilog практический курс с HDLBits! Узнал что assing это не провод! 2023 11 23    • Verilog практический курс с HDLBits! Узнал...  
05. Verilog практический курс с HDLBits! Написал модуль с AND GATE в легкую и без подсказки! 2023 11 25    • Verilog практический курс с HDLBits! Напис...  
06. Verilog практический курс с HDLBits! Описал NOR! Ты не поверишь но это детектор 0! Знал? 2023 11 26    • Verilog практический курс с HDLBits!  Опис...  
07. Verilog практический курс с HDLBits! Описал XNOR! Узнал как поставить ^! А тысможешь^? 2023 11 27    • Verilog практический курс с HDLBits!  Опис...  
08. Verilog практический курс! Изучил wire declaring! Error (297009): Can't open project ? 2023 11 27    • Verilog практический курс! Изучил wire dec...  
09. Verilog практический курс с HDLBits! Ура прошел тест кода с wire! Зто был глюк сервака! 2023 11 28    • Verilog практический курс с HDLBits! Ура п...  
10. Verilog практический курс с HDLBits! Создал аналог чипа 7458! Создал свой первый чип. 2023 11 30    • Verilog практический курс с HDLBits! Созда...  
11. Verilog практический курс с HDLBits! Узнал что такое vector! 2023 12 01 10 42 57    • Verilog практический курс с HDLBits! Узнал...  
12. Verilog практический курс с HDLBits! Узнал как объявлять и делить вектора! 2023 12 02    • Verilog практический курс с HDLBits! Узнал...  
13. Verilog практический курс с HDLBits! Научился менять байты местами в шине! 2023 12 03    • Verilog практический курс с HDLBits! Узнал...  
===
Руководство тут https://hdlbits.01xz.net/wiki/Vector1
===
Пример что получилось!
===
`default_nettype none // Disable implicit nets. Reduces some types of bugs.
module top_module(
input wire [15:0] in,
output wire [7:0] out_hi,
output wire [7:0] out_lo );
assign {out_hi, out_lo} = in;
// assign out_hi = in [15:8];
// assign out_lo = in [7:0];
endmodule
===
Продолжение следует...
===
Изучаем VERILOG за 5 минут