Введение в UVM — универсальная методология верификации для SystemVerilog.

Автор: Doulos Training

Загружено: 2011-03-29

Просмотров: 122951

Описание: Джон Эйнсли, соучредитель и технический специалист компании Doulos, дает краткий обзор UVM — универсальной методологии верификации для функциональной верификации с использованием SystemVerilog.

Это лишь один из серии обучающих видеороликов по UVM, остальные видео из плейлиста смотрите здесь: • Easier UVM Video Tutorial

Компания Doulos проводит запланированные онлайн- и очные занятия, а также организует выездные командные тренинги и интерактивные онлайн-мероприятия по всему миру – самую актуальную информацию вы можете найти на нашем сайте: https://www.doulos.com

ПОПУЛЯРНЫЕ ОБУЧЕНИЯ ПО UVM

Курс для начинающих пользователей UVM: https://bit.ly/3X4LlWi
Комплексный курс по System Verilog: https://bit.ly/3Cp89qx

Чтобы узнать о тренингах для вас или вашей команды: https://bit.ly/3WZ9a1W

Подпишитесь на наш канал @DoulosTraining, чтобы получать больше информации:
Вводные видеоролики по самым популярным темам обучения – System Verilog, UVM, SystemC и TLM-2.0, VHDL, Python и глубокое обучение, а также Arm.

— Ответы на часто задаваемые вопросы и инструкции.

— Наши последние вебинары в прямом эфире и по запросу (и ссылки для подключения).

Подпишитесь (и настройте уведомления): https://bit.ly/3MYWzsk

Подписывайтесь на нас в Twitter: @DoulosTraining

Подписывайтесь на нас в LinkedIn: / doulo. .

Не удается загрузить Youtube-плеер. Проверьте блокировку Youtube в вашей сети.
Повторяем попытку...

Введение в UVM — универсальная методология верификации для SystemVerilog.

Доступные форматы для скачивания:

Скачать видео

Информация по загрузке:

Скачать аудио

Похожие видео

First Steps with UVM Part 1

First Steps with UVM Part 1

Easier UVM Video Tutorial

Easier UVM Video Tutorial

UVM Basics (Universal Verification Methodology) Explained Through a Coffee Machine ☕

UVM Basics (Universal Verification Methodology) Explained Through a Coffee Machine ☕

Easier UVM - Sequences

Easier UVM - Sequences

Easier UVM - The Big Picture

Easier UVM - The Big Picture

Webinar | Introduction to the UVM Register Layer

Webinar | Introduction to the UVM Register Layer

Siemens | UVM Basics | Verification Academy

Siemens | UVM Basics | Verification Academy

The Growing Semiconductor Design Problem

The Growing Semiconductor Design Problem

TLM Connections in UVM

TLM Connections in UVM

Учебное пособие UVM

Учебное пособие UVM "Hello World"

Easier UVM - Configuration

Easier UVM - Configuration

UVM Phases | build_phase, connect_phase, end_of_elaboration Explained with Code | SystemVerilog UVM

UVM Phases | build_phase, connect_phase, end_of_elaboration Explained with Code | SystemVerilog UVM

UVM Testbench code for Fresher / Beginners | UVM code for Design verification fresher

UVM Testbench code for Fresher / Beginners | UVM code for Design verification fresher

What is UVM (Universal Verification Methodology)? | UVM TestBench Architecture

What is UVM (Universal Verification Methodology)? | UVM TestBench Architecture

Вся IT-база в ОДНОМ видео: Память, Процессор, Код

Вся IT-база в ОДНОМ видео: Память, Процессор, Код

NotebookLM: большой разбор инструмента (12 сценариев применения)

NotebookLM: большой разбор инструмента (12 сценариев применения)

Упрощенная версия UVM - Табло результатов

Упрощенная версия UVM - Табло результатов

Регистр абстракции слоя (RAL) SV-UVM RAL VIDEO #04

Регистр абстракции слоя (RAL) SV-UVM RAL VIDEO #04

UVM Interview Questions What is UVM factory? What is factory override and override types?

UVM Interview Questions What is UVM factory? What is factory override and override types?

Writing UVM/SystemVerilog Testbenches for Analog/Mixed-Signal Verification

Writing UVM/SystemVerilog Testbenches for Analog/Mixed-Signal Verification