PS-06 #08

Описание: Подправленные скрипты тут http://kontakts.ru/showthread.php/40965

В этом видео продолжаем осваивать FPGA-плату PS-06 (Cyclone IV) и переходим от семисегментника к звуку 🎵

Мы создаём пищалку (beeper) на Verilog:
генерируем меандр, делим частоту системного такта и получаем звук на встроенном буззере платы.

Это отличный проект для понимания:

генераторов частоты

делителей частоты (clock divider)

работы с счётчиками и toggle-логикой

синхронного reset

подключения периферии

🔧 Что делаем в видео

✅ Создаём модуль beep.v
✅ Добавляем регистровый делитель на базе 50 МГц системного такта
✅ Настраиваем вывод на пин buzzer'а PS-06
✅ Строим TestBench в ModelSim для проверки
✅ Прошиваем FPGA и слушаем «пик-пик» 😄

🎛 Результат

На выходе — чистый квадратный сигнал (square-wave)

Бипер издаёт стабильный тон

Полезная заготовка для:

сигналов тревоги

морзянки

мелодий (дальше сделаем Mario Theme 🎮)

состояния FSM

📂 Инструменты

Quartus II

ModelSim / Questa

FPGA PS-06, Cyclone IV

Язык: Verilog HDL

🎓 Для кого видео

Новичкам в FPGA

Студентам курсов цифровой логики

Тем, кто учится работать с Quartus

Владельцам PS-06/DE0-Nano/плат на Cyclone IV

Если вы смогли включить семисегментник в предыдущем уроке — теперь вы услышите, как FPGA «заговорит» 😎

🎬 План серии (мы тут надолго 😉)
Часть Тема
1 7-segment display ✅
2 BEEP-генератор 🔊 (это видео)
3 Кнопки, debounce и beep-control
4 Динамическая индикация 4 разряда
5 UART → управление звуком и дисплеем
6 Super Mario на FPGA 🎶
✍️ Пиши в комментах

Хотите:

⚡ Мелодии?

🎛 Кнопочное управление частотой?

📡 UART синтезатор частот?